Grenzen in der SiC-Waferbearbeitung verschieben: Ultra-niedrige Geometrien bei grossformatigen Wafern
Grenzen in der SiC-Waferbearbeitung verschieben: Ultra-niedrige Geometrien bei grossformatigen Wafern
Mit dem Übergang der Siliziumkarbid-(SiC-)Industrie zu grösseren und dünneren Wafern gewinnt ein Faktor zunehmend entscheidende Bedeutung: die Geometrie. Jenseits von Kristallwachstum und Defektdichte ist die Formpräzision des Wafers zum entscheidenden Leistungskriterium geworden. Bereits wenige Mikrometer Abweichung können darüber entscheiden, ob eine Linie effizient läuft oder Ausschuss und Kosten verursacht. Auf der ICSCRM 2025 in Busan präsentierte Pureons Chief Innovation Officer, Dr. William Gemmill, die neuesten Fortschritte des Unternehmens bei der Realisierung ultra-niedriger Wafergeometrien. Der Vortrag stellte einen integrierten Ansatz vor, der von Rapid Thinning bis zur finalen CMP-Bearbeitung reicht und eine Geometriekontrolle im Submikrometerbereich im Produktionsmassstab ermöglicht. Durch Innovationen bei Verbrauchsmaterialien, Prozessdesign und CMP-Template-Technologie zeigte Pureon, wie sich Forschungspräzision jetzt in der Serienfertigung realisieren lässt.
Der 8-Zoll-Durchbruch und der 12-Zoll-Horizont
Der stetige Übergang der Industrie von 6-Zoll-(150 mm)- zu 8-Zoll-(200 mm)-SiC-Wafern ist längst kein Experiment mehr, sondern Realität in der Serienproduktion. Zahlreiche Gerätehersteller qualifizieren derzeit 8-Zoll-Wafer für Volumenlinien und folgen damit denselben wirtschaftlichen Treibern, die einst das Skalierungsmodell bei Silizium prägten: geringere Kosten pro Die, höhere Durchsätze und Konsolidierung der Lieferkette.
Doch während die Ökonomie grössere Durchmesser begünstigt, stellt die Physik sich quer. Bereits 8-Zoll-Wafer stossen an die mechanischen und thermischen Grenzen von SiC; die Einführung von 12-Zoll-Substraten verstärkt alle geometrischen Herausforderungen um ein Vielfaches. Bow, Warp und TTV rücken von einem Hintergrundthema zu zentralen Prozesskriterien.
Diese Entwicklung macht ultra-niedrige Wafergeometrien von einem technischen Unterscheidungsmerkmal zu einem zentralen Überlebensfaktor. Ohne Beherrschung der Geometriekontrolle würde die Skalierung auf 12-Zoll-Wafer lediglich Kosten- und Ertragsprobleme verstärken. Die von Pureon vorgestellten Lösungen zeigen, wie integrierte Prozessstrategien diese Lücke schliessen und Skalierungsambitionen in produzierbare Realität verwandeln.
Warum Wafergeometrie entscheidend ist
In der SiC-Waferproduktion bestimmt die Geometriepräzision direkt die downstream Performance. Parameter wie Total Thickness Variation (TTV), Local Thickness Variation (LTV) und Site Flatness (SFQR) bestimmen, wie gleichmässig epitaktische Schichten wachsen und wie exakt die Lithografie ausgerichtet werden kann. Selbst geringste Verformungen können sich entlang der gesamten Prozesskette verstärken, die Ausbeute senken und die Kosten erhöhen.
Mit dem Übergang von 150-mm- zu 200-mm-Substraten und den ersten 300-mm-Pilotlinien verengen sich die Prozessfenster weiter. Wafer müssen flacher, dünner und stabiler sein als je zuvor. Ultra-niedrige Geometrievariationen sind daher sowohl technisch als auch wirtschaftlich unverzichtbar.
Total Process Solutions
Aufbauend auf mehr als zwei Jahrzehnten Erfahrung im Bereich SiC-Wafering hat Pureon eine umfassende Strategie entwickelt, die jeden Prozessschritt berücksichtigt – vom Sägen bis zur finalen Politur. Das Konzept stützt sich auf drei Grundprinzipien:
- Skalierbarkeit und Cost of Ownership
- Prozessstabilität und hohe Ausbeuten
- Zusammenarbeit und Versorgungssicherheit
Diese Struktur positioniert Pureon als strategischen Roadmap-Partner für das SiC-Ökosystem und ermöglicht Kunden ein sicheres und reproduzierbares Skalieren.
Rapid Thinning – Die Brücke zwischen Sägen und CMP
Im Zentrum der Pureon-Strategie steht der Rapid-Thinning-Prozess, entwickelt, um gesägte Wafer mit minimalem Geometrieverlust bis zum finalen CMP-Schritt zu führen. Mit einer hochpräzisen doppelseitigen Polierplattform, in Kombination mit IRINO-ProSiC-Verbund-Lapping-Pads und PURE-DS-RT-Diamant-Suspensionen, erreichte Pureon außergewöhnliche Prozesskontrolle unter realen Produktionsbedingungen.
Testaufbau:
- Tool: AC1200
- Pad/Suspension: IRINO-ProSiC & PURE-DS-RT
- Flussrate: 40 mL/min
- Workpieces: 12 × 150-mm-SiC-Wafer (as-sawn)
- Läufe: Lauf 1 (5 min), Läufe 2–6 (je 20 min)
- Keine Pad-Konditionierung zwischen den Läufen
Das Ergebnis:
Selbst nach längerer Betriebsdauer blieben die TTV-Werte unter 1 µm, mit praktisch keinem Edge-Roll und nur minimalem Wedge (< 1 µm). Jeder Prozessschritt entfernte etwa 20 µm pro Wafer, während die Geometrie über mehrere Läufe hinweg stabil blieb – ohne Zwischenkonditionierung der Pads und mit geringem Pad-Verschleiß. Diese Kombination aus Durchsatz, Präzision und Reproduzierbarkeit stellt einen entscheidenden Fortschritt für die Volumenfertigung dar.
Verbrauchsmaterial-Innovationen
Submikrometer-Geometrie erfordert Verbrauchsmaterialien, die für Stabilität und Kontrolle entwickelt sind:
- Diamantsuspensionen (PURE-DS-RT): Hoher Abtrag bei minimalem Micro-Chipping und glatten Oberflächen für CMP-Vorbereitung
- Schleifpads (IRINO-ProSiC): Langzeitstabilität und konstante Abtragsraten ohne häufiges Dressing
So entfällt der klassische Zielkonflikt zwischen Abtrag und Präzision.
Fortschrittliches Template-Design: Geometriekorrektur im finalen Prozessschritt
Chemical-Mechanical Polishing (CMP) ist entscheidend, um Oberflächen in Device-Qualität zu erhalten, kann jedoch Formverzerrungen verursachen, wenn Druck und Nachgiebigkeit nicht präzise kontrolliert werden. Pureons Forschung im Bereich Verbund-Template-Design setzt genau hier an. Die neuesten Templates kombinieren:
- Starre Substrate und Backing-Schichten für mechanische Stabilität
- Kompressible Filme zur Ausbalancierung der Auflast
- Optimierte Deckschichten für gleichmässigen Kontakt über die gesamte Waferfläche
In der Anwendung auf einseitiges CMP (~ 0,5 bis 0,75 µm Abtrag auf der Si-Face) zeigten diese Templates deutlich verbesserte Geometriewerte nach dem Prozess und kompensierten kleinere Abweichungen, die sich zuvor angesammelt hatten.
Bei 8- und 12-Zoll-Wafern wird diese adaptive Nachgiebigkeit besonders wichtig.
Grössere Durchmesser verstärken jede Asymmetrie in Werkzeugdruck und Carrier-Design. Durch die Feinabstimmung von Steifigkeitsgradienten und den Einsatz kalibrierter thermischer Expansionsschichten gewährleisten Pureons fortschrittliche Templates eine stabile Geometriekorrektur über verschiedene Wafergrößen hinweg.
Von Daten zu Wirkung
Die Ergebnisse belegen den Effekt des integrierten Ansatzes:
- Konstante TTV-Performance über lange Laufzeiten
- Keine Geometriedrift ohne Pad-Dressing
- Vorhersehbare Abtragsraten und Oberflächenqualität bei hohem Durchsatz
- Submikrometer-Korrekturfähigkeit in CMP
Für Hersteller bedeutet das: höhere Ausbeuten, weniger Rework und geringere Betriebskosten.
Kollaborative Innovation und globale Versorgungssicherheit
Die Einführung von 8-Zoll-Serienfertigung und frühen 12-Zoll-R&D erfordert mehr als Ausrüstung: Sie verlangt Ecosystem-Kooperation.
Durch Zusammenarbeit mit Tool-Herstellern, Waferlieferanten und Device-Produzenten unterstützt Pureon Kunden bei allen Skalierungsschritten.
Mit Produktionsstandorten in Asien, den USA und Europa gewährleistet Pureon regionale Versorgungssicherheit und beschleunigt die Validierung neuer Prozessflüsse direkt auf 12-Zoll-Pilotanlagen.
Geometrie als neue Grenze
Der nächste Fortschritt in der SiC-Waferproduktion wird nicht durch Geschwindigkeit bestimmt, sondern durch Kontrolle – Kontrolle über Geometrie, Gleichmässigkeit und Reproduzierbarkeit. Der Schritt zu 8-Zoll-Mainstream und zum 12-Zoll-Horizon verdeutlicht dies: Skalierung gelingt nur, wenn Präzision mitwächst.
Pureons Beitrag auf der ICSCRM 2025 zeigte klar: Ultra-niedrige Wafergeometrien bilden die Grundlage für skalierbare, ertragsstarke und kosteneffiziente SiC-Produktion.
Durch Innovationen in Rapid Thinning, Suspension-Chemie und fortschrittliche Template-Technologie führt Pureon die Industrie in eine neue Ära präziser Fertigung.
